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    一種記憶體儲存裝置、記憶體控制器與其資料傳輸方法，用於具有可複寫式非揮發性記憶體模組的記憶體儲存裝置，此可複寫式非揮發性記憶體模組包括第一與第二記憶體晶粒，且第一與第二記憶體晶粒藉由同一資料輸入/輸出匯流排耦接至記憶體儲存裝置的記憶體控制器。此方法包括由記憶體控制器先後將讀取指令傳送至第一記憶體晶粒以及將寫入指令傳送至第二記憶體晶粒，並控制第一與第二記憶體晶粒在同時分別對應讀取指令將資料從第一記憶體晶粒讀出至資料輸入/輸出匯流排與對應寫入指令將資料從資料輸入/輸出匯流排上寫入至第二記憶體晶粒中。
    公开号:TW201320072A
    申请号:TW100139835
    申请日:2011-11-01
    公开日:2013-05-16
    发明作者:Ian Chao
    申请人:Phison Electronics Corp；
    IPC主号:G06F11-00
    专利说明:
    記憶體儲存裝置、記憶體控制器與其資料傳輸方法
    本發明是有關於一種在記憶體晶粒之間傳輸資料的方法，且特別是有關於一種使用上述方法的記憶體儲存裝置及其記憶體控制器。
    可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小與無機械結構等特性，故被廣泛地應用於各種電子裝置。其中，固態硬碟(Solid State Drive，SSD)就是以可複寫式非揮發性記憶體作為儲存媒體，而被廣泛地使用於電腦主機系統來作為主硬碟。
    市面上大多數的固態硬碟都具有多通道(亦即，資料輸入/輸出匯流排)架構，且每一通道上會串接多個記憶體晶粒(memory die)。圖1是習知支援反及閘快閃記憶體(NAND Flash)介面之固態硬碟的內部示意圖，請參閱圖1。固態硬碟100包括N個通道(即CH1至CHN)，且每一通道上串接M個記憶體晶粒。以同樣串接在通道CH1上的所有記憶體晶粒F1-1至F1-M為例，由於記憶體晶粒F1-1至F1-M是共用相同的讀取訊號RE1、寫入訊號WE1，以及資料輸入/輸出匯流排D1，因此對通道CH1來說，在同一時間內只能有一個記憶體晶粒可以執行資料的傳輸。正因如此，當串接於相同通道的不同記憶體晶粒之間需要進行資料傳輸時，各記憶體晶粒傳輸資料的時間則不能重疊。
    舉例來說，倘若要將記憶體晶粒F1-1中的某筆資料複製到記憶體晶粒F1-2，在圖1所示之架構下，首先必須致能記憶體晶粒F1-1，再利用讀取訊號RE1及寫入訊號WE1來控制記憶體晶粒F1-1把該筆資料讀出，並透過資料輸入/輸出匯流排D1將資料存入如記憶體控制器1100之緩衝記憶體1105等外部記憶體空間。直到資料讀取動作完成之後，再利用讀取訊號RE1、寫入訊號WE1以及資料輸入/輸出匯流排D1將緩衝記憶體1105中的資料寫回記憶體晶粒F1-2。由於讀取訊號RE1及寫入訊號WE1在控制記憶體晶粒將資料讀出或寫入時係處於不同的狀態，因此在共用同一組讀取訊號RE1及寫入訊號WE1的記憶體晶粒F1-1與F1-2間進行資料傳輸時，從記憶體晶粒F1-1讀出資料以及將資料寫入記憶體晶粒F1-2的資料傳輸時間便不能相互重疊。
    對於採用開放式反及閘快閃記憶體介面(Open NAND Flash Interface，ONFI)或切換式反及閘快閃記憶體(Toggle NAND Flash)介面的固態硬碟來說，串接在相同通道上的所有記憶體晶粒在同一時間也只能有一個記憶體晶粒可以進行資料傳輸，因而當需要在上述記憶體晶粒之間傳輸資料時，就必須耗費較多的資料傳輸時間。
    有鑑於此，本發明提供一種資料傳輸方法、記憶體控制器以及記憶體儲存裝置，用以加快在共用相同資料輸入/輸出匯流排的數個記憶體晶粒之間傳輸資料的速度。
    本發明提出一種資料傳輸方法，用於具有可複寫式非揮發性記憶體模組的記憶體儲存裝置，此可複寫式非揮發性記憶體模組包括至少一第一記憶體晶粒與至少一第二記憶體晶粒，且上述第一記憶體晶粒與上述第二記憶體晶粒藉由同一資料輸入/輸出匯流排耦接至記憶體儲存裝置的記憶體控制器。此方法包括由記憶體控制器先後將讀取指令傳送至上述第一記憶體晶粒以及將寫入指令傳送至上述第二記憶體晶粒。此方法還包括由記憶體控制器控制上述第一記憶體晶粒與上述第二記憶體晶粒在同時分別執行對應讀取指令將資料從第一記憶體晶粒讀出至資料輸入/輸出匯流排上與對應寫入指令將資料從資料輸入/輸出匯流排上寫入至第二記憶體晶粒中。
    在本發明之一範例實施例中，其中由記憶體控制器控制上述第一記憶體晶粒與上述第二記憶體晶粒在同時分別將資料從第一記憶體晶粒讀出至資料輸入/輸出匯流排上與將資料從資料輸入/輸出匯流排上寫入至第二記憶體晶粒中的步驟包括同時致能上述第一記憶體晶粒與上述第二記憶體晶粒，以及指派第一讀取訊號及第一寫入訊號給上述第一記憶體晶粒並指派第二讀取訊號及第二寫入訊號給上述第二記憶體晶粒，據以觸發上述第一記憶體晶粒與上述第二記憶體晶粒在同時分別將資料從第一記憶體晶粒讀出至資料輸入/輸出匯流排上與將資料從資料輸入/輸出匯流排上寫入至第二記憶體晶粒中。
    在本發明之一範例實施例中，其中第一寫入訊號及第二讀取訊號均維持在第一特定準位，且第一讀取訊號及第二寫入訊號均交替處於第一特定準位與第二特定準位，而觸發上述第一記憶體晶粒與上述第二記憶體晶粒在同時分別將資料從第一記憶體晶粒讀出至資料輸入/輸出匯流排上與將資料從資料輸入/輸出匯流排上寫入至第二記憶體晶粒中的步驟包括由上述第一記憶體晶粒在第一讀取訊號的每一第一類時脈邊緣將資料傳送至資料輸入/輸出匯流排，以及由上述第二記憶體晶粒在第二寫入訊號的每一第二類時脈邊緣將被傳送至資料輸入/輸出匯流排的資料存入上述第二記憶體晶粒的暫存區。
    在本發明之一範例實施例中，其中由記憶體控制器控制上述第一記憶體晶粒與上述第二記憶體晶粒在同時分別將資料從第一記憶體晶粒讀出至資料輸入/輸出匯流排上與將資料從資料輸入/輸出匯流排上寫入至第二記憶體晶粒中的步驟包括同時致能上述第一記憶體晶粒與上述第二記憶體晶粒，以及指派第一讀寫訊號及第一資料選通(Data Queue Strobe，DQS)訊號給上述第一記憶體晶粒並指派第二讀寫訊號及第二資料選通訊號給上述第二記憶體晶粒，以觸發上述第一記憶體晶粒與上述第二記憶體晶粒在同時分別將資料從第一記憶體晶粒讀出至資料輸入/輸出匯流排上與將資料從資料輸入/輸出匯流排上寫入至第二記憶體晶粒中。
    在本發明之一範例實施例中，其中第一讀寫訊號係維持在第一特定準位、第二讀寫訊號係維持在第二特定準位，且第一資料選通訊號及第二資料選通訊號均交替處於第一特定準位與第二特定準位，而觸發上述第一記憶體晶粒與上述第二記憶體晶粒在同時分別將資料從第一記憶體晶粒讀出至資料輸入/輸出匯流排上與將資料從資料輸入/輸出匯流排上寫入至第二記憶體晶粒中的步驟包括由上述第一記憶體晶粒在第一資料選通訊號的每一時脈邊緣將資料傳送至資料輸入/輸出匯流排，以及由上述第二記憶體晶粒在第二資料選通訊號的各時脈邊緣將被傳送至資料輸入/輸出匯流排的資料存入上述第二記憶體晶粒的暫存區。
    在本發明之一範例實施例中，其中由記憶體控制器控制上述第一記憶體晶粒與上述第二記憶體晶粒在同時分別將資料從第一記憶體晶粒讀出至資料輸入/輸出匯流排上與將資料從資料輸入/輸出匯流排上寫入至第二記憶體晶粒中的步驟包括同時致能上述第一記憶體晶粒與上述第二記憶體晶粒，以及指派同一寫入訊號給上述第一記憶體晶粒及上述第二記憶體晶粒，並指派第一讀取訊號及第一資料選通訊號給上述第一記憶體晶粒，且指派第二讀取訊號及第二資料選通訊號給上述第二記憶體晶粒，據以觸發上述第一記憶體晶粒與上述第二記憶體晶粒在同時分別將資料從第一記憶體晶粒讀出至資料輸入/輸出匯流排上與將資料從資料輸入/輸出匯流排上寫入至第二記憶體晶粒中。
    在本發明之一範例實施例中，其中寫入訊號係維持在第二特定準位、第二讀取訊號係維持在第一特定準位，且第一讀取訊號、第一資料選通訊號以及第二資料選通訊號均交替處於第一特定準位與第二特定準位，而觸發上述第一記憶體晶粒與上述第二記憶體晶粒在同時分別將資料從第一記憶體晶粒讀出至資料輸入/輸出匯流排上與將資料從資料輸入/輸出匯流排上寫入至第二記憶體晶粒中的步驟包括由上述第一記憶體晶粒在第一資料選通訊號的每一時脈邊緣將資料傳送至資料輸入/輸出匯流排，以及由上述第二記憶體晶粒在第二資料選通訊號的各時脈邊緣將被傳送至資料輸入/輸出匯流排的資料存入上述第二記憶體晶粒的暫存區。
    在本發明之一範例實施例中，此資料傳輸方法更包括由記憶體控制器不斷接收第一記憶體晶粒傳送至資料輸入/輸出匯流排的資料，以及在完全接收對應讀取指令的完整資料後，對上述完整資料執行錯誤檢查與校正程序。
    在本發明之一範例實施例中，其中在對上述完整資料執行錯誤檢查與校正程序的步驟之後，此方法更包括若沒有資料錯誤，則將已暫存在上述第二記憶體晶粒之暫存區中的完整資料寫入上述第二記憶體晶粒的實體頁面。若有資料錯誤，則對上述第二記憶體晶粒下達特定指令以修正暫存在上述第二記憶體晶粒之暫存區中的完整資料，並將修正後的完整資料寫入上述第二記憶體晶粒的實體頁面。
    從另一觀點來看，本發明提出一種記憶體控制器，用於管理記憶體儲存裝置中的可複寫式非揮發性記憶體模組，此記憶體控制器包括主機系統介面、記憶體介面，以及記憶體管理電路。其中主機系統介面用以耦接主機系統。記憶體介面用以經由資料輸入/輸出匯流排耦接可複寫式非揮發性記憶體模組中的至少一第一記憶體晶粒與至少一第二記憶體晶粒。記憶體管理電路耦接主機系統介面以及記憶體介面。記憶體管理電路先後將讀取指令傳送至上述第一記憶體晶粒以及將寫入指令傳送至上述第二記憶體晶粒，並控制上述第一記憶體晶粒與上述第二記憶體晶粒在同時分別執行對應讀取指令將資料從第一記憶體晶粒讀出至資料輸入/輸出匯流排上與對應寫入指令將資料從資料輸入/輸出匯流排上寫入至第二記憶體晶粒中。
    在本發明之一範例實施例中，其中記憶體介面為反及閘快閃記憶體(NAND Flash)介面，而記憶體管理電路同時致能上述第一記憶體晶粒與上述第二記憶體晶粒，並指派第一讀取訊號及第一寫入訊號給上述第一記憶體晶粒且指派第二讀取訊號及第二寫入訊號給上述第二記憶體晶粒，以觸發上述第一記憶體晶粒與上述第二記憶體晶粒在同時分別將資料從第一記憶體晶粒讀出至資料輸入/輸出匯流排上與將資料從資料輸入/輸出匯流排上寫入至第二記憶體晶粒中。
    在本發明之一範例實施例中，其中第一寫入訊號及第二讀取訊號均維持在第一特定準位，且第一讀取訊號及第二寫入訊號均交替處於第一特定準位與第二特定準位，而上述第一記憶體晶粒在第一讀取訊號的每一第一類時脈邊緣將資料傳送至資料輸入/輸出匯流排，且上述第二記憶體晶粒在第二寫入訊號的每一第二類時脈邊緣將被傳送至資料輸入/輸出匯流排的資料存入上述第二記憶體晶粒的暫存區。
    在本發明之一範例實施例中，其中記憶體介面為開放式反及閘快閃記憶體介面(Open NAND Flash Interface，ONFI)，而記憶體管理電路同時致能上述第一記憶體晶粒與上述第二記憶體晶粒，並指派第一讀寫訊號及第一資料選通訊號給上述第一記憶體晶粒且指派第二讀寫訊號及第二資料選通訊號給上述第二記憶體晶粒，以觸發第一記憶體晶粒與第二記憶體晶粒在同時分別將資料從第一記憶體晶粒讀出至資料輸入/輸出匯流排上與將資料從資料輸入/輸出匯流排上寫入至第二記憶體晶粒中。
    在本發明之一範例實施例中，其中第一讀寫訊號係維持在第一特定準位、第二讀寫訊號係維持在第二特定準位，且第一資料選通訊號及第二資料選通訊號均交替處於第一特定準位與第二特定準位。而上述第一記憶體晶粒在第一資料選通訊號的每一時脈邊緣將資料傳送至資料輸入/輸出匯流排，且上述第二記憶體晶粒在第二資料選通訊號的各時脈邊緣將被傳送至資料輸入/輸出匯流排的資料存入上述第二記憶體晶粒的暫存區。
    在本發明之一範例實施例中，其中記憶體介面為切換式反及閘快閃記憶體(Toggle NAND Flash)介面，而記憶體管理電路同時致能上述第一記憶體晶粒與上述第二記憶體晶粒，並指派同一寫入訊號給上述第一記憶體晶粒及上述第二記憶體晶粒，且指派第一讀取訊號及第一資料選通訊號給上述第一記憶體晶粒，以及指派第二讀取訊號及第二資料選通訊號給上述第二記憶體晶粒，以觸發上述第一記憶體晶粒與上述第二記憶體晶粒在同時分別將資料從第一記憶體晶粒讀出至資料輸入/輸出匯流排上與將資料從資料輸入/輸出匯流排上寫入至第二記憶體晶粒中。
    在本發明之一範例實施例中，其中寫入訊號係維持在第二特定準位、第二讀取訊號係維持在第一特定準位，且第一讀取訊號、第一資料選通訊號以及第二資料選通訊號均交替處於第一特定準位與第二特定準位，而上述第一記憶體晶粒在第一資料選通訊號的每一時脈邊緣將資料傳送至資料輸入/輸出匯流排，且上述第二記憶體晶粒在第二資料選通訊號的各時脈邊緣將被傳送至資料輸入/輸出匯流排的資料存入上述第二記憶體晶粒的暫存區。
    在本發明之一範例實施例中，此記憶體控制器更包括錯誤檢查與校正電路，其耦接至記憶體管理電路，緩衝記憶體，其耦接該記憶體管理電路。其中，緩衝記憶體不斷接收第一記憶體晶粒傳送至資料輸入/輸出匯流排的資料，且錯誤檢查與校正電路在緩衝記憶體完全接收對應讀取指令的完整資料後，對上述完整資料執行錯誤檢查與校正程序。
    在本發明之一範例實施例中，其中若錯誤檢查與校正電路判斷沒有資料錯誤，則記憶體管理電路命令上述第二記憶體晶粒將已暫存在上述第二記憶體晶粒之暫存區中的完整資料寫入上述第二記憶體晶粒的實體頁面。但倘若錯誤檢查與校正電路判斷有資料錯誤，則記憶體管理電路對上述第二記憶體晶粒下達特定指令以修正暫存在上述第二記憶體晶粒之暫存區中的完整資料，並命令上述第二記憶體晶粒將修正後的完整資料寫入上述第二記憶體晶粒的實體頁面。
    從又一觀點來看，本發明提出一種記憶體儲存裝置，包括可複寫式非揮發性記憶體模組、連接器，以及記憶體控制器。其中，可複寫式非揮發性記憶體模組包括至少一第一記憶體晶粒與至少一第二記憶體晶粒。連接器用以耦接主機系統。記憶體控制器耦接至連接器，並藉由同一資料輸入/輸出匯流排耦接至上述第一記憶體晶粒與上述第二記憶體晶粒。記憶體控制器先後將讀取指令傳送至上述第一記憶體晶粒以及將寫入指令傳送至上述第二記憶體晶粒，並控制上述第一記憶體晶粒與上述第二記憶體晶粒在同時分別執行對應讀取指令將資料從第一記憶體晶粒讀出至資料輸入/輸出匯流排上與對應寫入指令將資料從資料輸入/輸出匯流排上寫入至第二記憶體晶粒中。
    在本發明之一範例實施例中，其中可複寫式非揮發性記憶體模組係支援反及閘快閃記憶體介面，而記憶體控制器同時致能上述第一記憶體晶粒與上述第二記憶體晶粒，並指派第一讀取訊號及第一寫入訊號給上述第一記憶體晶粒且指派第二讀取訊號及第二寫入訊號給上述第二記憶體晶粒，以觸發上述第一記憶體晶粒與上述第二記憶體晶粒在同時分別將資料從第一記憶體晶粒讀出至資料輸入/輸出匯流排上與將資料從資料輸入/輸出匯流排上寫入至第二記憶體晶粒中。
    在本發明之一範例實施例中，其中第一寫入訊號及第二讀取訊號均維持在第一特定準位，且第一讀取訊號及第二寫入訊號均交替處於第一特定準位與第二特定準位，而上述第一記憶體晶粒在第一讀取訊號的每一第一類時脈邊緣將資料傳送至資料輸入/輸出匯流排，且上述第二記憶體晶粒在第二寫入訊號的每一第二類時脈邊緣將被傳送至資料輸入/輸出匯流排的資料存入上述第二記憶體晶粒的暫存區。
    在本發明之一範例實施例中，其中可複寫式非揮發性記憶體模組係支援開放式反及閘快閃記憶體介面，而記憶體控制器同時致能上述第一記憶體晶粒與上述第二記憶體晶粒，並指派第一讀寫訊號及第一資料選通訊號給上述第一記憶體晶粒且指派第二讀寫訊號及第二資料選通訊號給上述第二記憶體晶粒，以觸發上述第一記憶體晶粒與上述第二記憶體晶粒在同時分別將資料從第一記憶體晶粒讀出至資料輸入/輸出匯流排上與將資料從資料輸入/輸出匯流排上寫入至第二記憶體晶粒中。
    在本發明之一範例實施例中，其中第一讀寫訊號係維持在第一特定準位、第二讀寫訊號係維持在第二特定準位，且第一資料選通訊號及第二資料選通訊號均交替處於第一特定準位與第二特定準位，而上述第一記憶體晶粒在第一資料選通訊號的每一時脈邊緣將資料傳送至資料輸入/輸出匯流排，且上述第二記憶體晶粒在第二資料選通訊號的各時脈邊緣將被傳送至資料輸入/輸出匯流排的資料存入上述第二記憶體晶粒的暫存區。
    在本發明之一範例實施例中，其中可複寫式非揮發性記憶體模組係支援切換式反及閘快閃記憶體介面，而記憶體控制器同時致能上述第一記憶體晶粒與上述第二記憶體晶粒，並指派同一寫入訊號給上述第一記憶體晶粒及上述第二記憶體晶粒，且指派第一讀取訊號及第一資料選通訊號給上述第一記憶體晶粒，以及指派第二讀取訊號及第二資料選通訊號給上述第二記憶體晶粒，以觸發上述第一記憶體晶粒與上述第二記憶體晶粒在同時分別將資料從第一記憶體晶粒讀出至資料輸入/輸出匯流排上與將資料從資料輸入/輸出匯流排上寫入至第二記憶體晶粒中。
    在本發明之一範例實施例中，其中寫入訊號係維持在第二特定準位、第二讀取訊號係維持在第一特定準位，且第一讀取訊號、第一資料選通訊號以及第二資料選通訊號均交替處於第一特定準位與第二特定準位，而上述第一記憶體晶粒在第一資料選通訊號的每一時脈邊緣將資料傳送至資料輸入/輸出匯流排，且上述第二記憶體晶粒在第二資料選通訊號的各時脈邊緣將被傳送至資料輸入/輸出匯流排的資料存入上述第二記憶體晶粒的暫存區。
    在本發明之一範例實施例中，其中記憶體控制器不斷接收上述第一記憶體晶粒傳送至資料輸入/輸出匯流排的資料，並在完全接收對應讀取指令的完整資料後，對上述完整資料執行錯誤檢查與校正程序。
    在本發明之一範例實施例中，其中在執行錯誤檢查與校正程序後，若沒有資料錯誤，則記憶體控制器命令上述第二記憶體晶粒將已暫存在上述第二記憶體晶粒之暫存區中的完整資料寫入上述第二記憶體晶粒的實體頁面。而若有資料錯誤，記憶體控制器對上述第二記憶體晶粒下達特定指令以修正暫存在上述第二記憶體晶粒之暫存區中的完整資料，並命令上述第二記憶體晶粒將修正後的完整資料寫入上述第二記憶體晶粒的實體頁面。
    基於上述，本發明在串連至同一資料輸入/輸出匯流排上的多個記憶體晶粒中，至少控制其中兩個記憶體晶粒同時進行資料傳輸動作，亦即其中之一記憶體晶粒將資料讀出至資料輸入/輸出匯流排，而另一記憶體晶粒則將資料輸入/輸出匯流排上的資料寫入其暫存區。如此一來便能藉由重疊資料讀取以及資料寫入的時間來達到改善記憶體儲存裝置之效能的目的。
    為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
    一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置會與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。另外，亦有記憶體儲存裝置是包括嵌入式記憶體與可執行於主機系統上以實質地作為此嵌入式記憶體之控制器的軟體。
    圖2A是根據本發明一範例實施例所繪示之使用記憶體儲存裝置之主機系統的示意圖。
    主機系統2000包括電腦2100與輸入/輸出(Input/Output，I/O)裝置2106。電腦2100包括微處理器2102、隨機存取記憶體(Random Access Memory，RAM)2104、系統匯流排2108以及資料傳輸介面2110。輸入/輸出裝置2106包括如圖2B所示的滑鼠2202、鍵盤2204、顯示器2206與印表機2208。必須瞭解的是，圖2B所示的裝置非限制輸入/輸出裝置2106，輸入/輸出裝置2106可更包括其他裝置。
    在本發明範例實施例中，記憶體儲存裝置200是透過資料傳輸介面2110與主機系統2000的其他元件耦接。藉由微處理器2102、隨機存取記憶體2104以及輸入/輸出裝置2106的運作，主機系統2000可將資料寫入至記憶體儲存裝置200，或從記憶體儲存裝置200中讀取資料。例如，記憶體儲存裝置200可以是如圖2B所示的記憶卡2214、隨身碟2212、或固態硬碟(Solid State Drive，SSD)2216。
    一般而言，主機系統2000為可儲存資料的任意系統。雖然在本範例實施例中主機系統2000是以電腦系統來作說明，然而，在本發明另一範例實施例中，主機系統2000亦可以是手機、數位相機、攝影機、通訊裝置、音訊播放器或視訊播放器等系統。例如，在主機系統為數位相機2310時，記憶體儲存裝置則為其所使用的安全數位(Secure Digital，SD)卡2312、多媒體記憶(Multimedia Card，MMC)卡2314、記憶棒(Memory Stick)2316、小型快閃(Compact Flash，CF)卡2318或嵌入式儲存裝置2320(如圖2C所示)。嵌入式儲存裝置2320包括嵌入式多媒體卡(Embedded MMC，eMMC)。值得一提的是，嵌入式多媒體卡是直接耦接於主機系統的基板上。
    圖3是繪示圖2A所示之記憶體儲存裝置200的方塊圖。請參照圖3，記憶體儲存裝置200包括連接器202、記憶體控制器204與可複寫式非揮發性記憶體模組206。
    連接器202耦接至記憶體控制器204，並且用以耦接主機系統2000。在本範例實施例中，連接器202所支援的傳輸介面種類為序列先進附件(Serial Advanced Technology Attachment，SATA)介面。然而在其他範例實施例中，連接器202的傳輸介面種類也可以是通用序列匯流排(Universal Serial Bus，USB)介面、多媒體儲存卡(Multimedia Card，MMC)介面、平行先進附件(Parallel Advanced Technology Attachment，PATA)介面、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers，IEEE)1394介面、高速周邊零件連接介面(Peripheral Component Interconnect Express，PCI Express)介面、安全數位(Secure Digital，SD)介面、記憶棒(Memory Stick，MS)介面、小型快閃(Compact Flash，CF)介面，或整合驅動電子(Integrated Drive Electronics，IDE)介面等任何適用的介面，在此並不加以限制。
    記憶體控制器204會執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並根據主機系統2000的主機指令在可複寫式非揮發性記憶體模組206中進行資料的寫入、讀取與抹除等運作。
    可複寫式非揮發性記憶體模組206耦接至記憶體控制器204。舉例來說，可複寫式非揮發性記憶體模組206為多階記憶胞(Multi Level Cell，MLC)NAND快閃記憶體晶片，但本發明不限於此，可複寫式非揮發性記憶體模組206也可以是單階記憶胞(Single Level Cell，SLC)NAND快閃記憶體晶片、其他快閃記憶體晶片或任何具有相同特性的記憶體晶片。
    在本範例實施例中，可複寫式非揮發性記憶體模組206包括第一記憶體晶粒(memory die)206-3與第二記憶體晶粒206-5。其中各記憶體晶粒具有多個記憶胞來儲存資料。詳言之，已儲存資料的記憶胞必須先被執行資料抹除運作之後才能再被用來儲存新的資料。在可複寫式非揮發性記憶體模組的設計中，此些記憶胞會根據其電路佈設(layout)被區分為多個實體區塊。實體區塊為資料抹除之最小單位。亦即，每一實體區塊含有最小數目之一併被抹除的記憶胞。而每一實體區塊具有數個實體頁面，實體頁面則是程式化(寫入)資料的最小單位。然而，在本發明另一範例實施例中，寫入資料的最小單位亦可以是扇區(Sector)或其他大小。
    如圖3所示，第一記憶體晶粒206-3與第二記憶體晶粒206-5係串接在同一資料輸入/輸出匯流排(Data input/output bus)206-1。記憶體控制器204透過資料輸入/輸出匯流排206-1傳送資料給第一記憶體晶粒206-3與第二記憶體晶粒206-5，或接收來自第一記憶體晶粒206-3與第二記憶體晶粒206-5的資料。
    雖然本範例實施例之記憶體控制器204是藉由單一資料輸入/輸出匯流排206-1耦接至第一記憶體晶粒206-3與第二記憶體晶粒206-5，然而本發明並不對串接在相同資料輸入/輸出匯流排之記憶體晶粒的數量加以限制。在另一範例實施例中，記憶體控制器204也可藉由數條資料輸入/輸出匯流排耦接至可複寫式非揮發性記憶體模組206中的所有記憶體晶粒，同樣地，每一資料輸入/輸出匯流排所串接的記憶體晶粒數量不限。
    圖4是根據本發明一範例實施例所繪示的記憶體控制器的概要方塊圖。請參照圖4，記憶體控制器204包括主機系統介面2041、記憶體管理電路2043，以及記憶體介面2045。
    主機系統介面2041耦接至記憶體管理電路2043，並透過連接器202以耦接主機系統2000。主機系統介面2041係用以接收與識別主機系統2000所傳送的指令與資料。據此，主機系統2000所傳送的指令與資料會透過主機系統介面2041而傳送至記憶體管理電路2043。在本範例實施例中，主機系統介面2041對應連接器202而為SATA介面，而在其他範例實施例中，主機系統介面2041也可以是USB介面、MMC介面、PATA介面、IEEE 1394介面、PCI Express介面、SD介面、MS介面、CF介面、IDE介面或符合其他介面標準的介面。
    記憶體管理電路2043係用以控制記憶體控制器204的整體運作。具體來說，記憶體管理電路2043具有多個控制指令，在記憶體儲存裝置200運作時，上述控制指令會被執行以配合新增的訊號來實現本範例實施例之資料傳輸方法。新增的訊號種類以及傳輸資料的詳細方式將於後配合圖示再做說明。
    在一範例實施例中，記憶體管理電路2043的控制指令是以韌體型式來實作。例如，記憶體管理電路2043具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，且上述控制指令是被燒錄在唯讀記憶體中。當記憶體儲存裝置200運作時，上述控制指令會由微處理器單元來執行以完成本範例實施例之資料傳輸方法。
    在本發明另一範例實施例中，記憶體管理電路2043的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組206的特定區域(例如，可複寫式非揮發性記憶體模組206中專用於存放系統資料的系統區)中。此外，記憶體管理電路2043具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。其中，唯讀記憶體具有驅動碼段，並且當記憶體控制器204被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組206中之控制指令載入至記憶體管理電路2043的隨機存取記憶體中。之後，微處理器單元會運轉上述控制指令以執行本範例實施例之資料傳輸方法。此外，在本發明另一範例實施例中，記憶體管理電路2043的控制指令亦可以一硬體型式來實作。
    記憶體介面2045耦接至記憶體管理電路2043，以使記憶體控制器204與可複寫式非揮發性記憶體模組206相耦接。據此，記憶體控制器204可對可複寫式非揮發性記憶體模組206進行相關運作。也就是說，欲寫入至可複寫式非揮發性記憶體模組206的資料會經由記憶體介面2045轉換為可複寫式非揮發性記憶體模組206所能接受的格式。
    在本發明之另一範例實施例中，記憶體控制器204還包括緩衝記憶體3002，其耦接至記憶體管理電路2043。緩衝記憶體3002可以是靜態隨機存取記憶體(Static Random Access Memory，SRAM)、或動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)等，本發明並不加以限制。緩衝記憶體3002耦接至記憶體管理電路2043，用以暫存來自於主機系統2000的資料，或暫存來自於可複寫式非揮發性記憶體模組206的資料。
    在本發明之另一範例實施例中，記憶體控制器204還包括錯誤檢查與校正電路3004，其耦接至記憶體管理電路2043。錯誤檢查與校正電路3004用以執行錯誤檢查與校正程序以確保資料的正確性。具體而言，當記憶體管理電路2043接收到來自主機系統2000的寫入指令時，錯誤檢查與校正電路3004會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼(Error Checking and Correcting Code，ECC Code)，且記憶體管理電路2043會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組206。之後當記憶體管理電路2043從可複寫式非揮發性記憶體模組206中讀取資料時，會同時讀取此資料對應的錯誤檢查與校正碼，且錯誤檢查與校正電路3004會依據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
    在本發明又一範例實施例中，記憶體控制器204還包括電源管理電路3006。電源管理電路3006耦接至記憶體管理電路2043，用以控制記憶體儲存裝置200的電源。
    在本範例實施例中，當串接在相同資料輸入/輸出匯流排206-1的第一記憶體晶粒206-3與第二記憶體晶粒206-5之間有資料要傳輸時，記憶體管理電路2043會先將讀取指令傳送至作為來源端的記憶體晶粒，接著將寫入指令傳送至作為目標端的記憶體晶粒。並且，記憶體管理電路2043藉由在傳統記憶體儲存裝置架構下所不具有的下達指令方式來控制上述兩記憶體晶粒在同時都執行資料傳輸動作。舉例來說，在第一記憶體晶粒206-3將資料從第一記憶體晶粒206-3讀出至資料輸入/輸出匯流排206-1上(此動作在以下簡稱為資料讀取動作)的同時，第二記憶體晶粒206-5會將資料從資料輸入/輸出匯流排206-1上寫入至第二記憶體晶粒206-5中(此動作在以下簡稱為資料寫入動作)。
    在以下的範例實施例中均假設第一記憶體晶粒206-3為資料的來源端，而第二記憶體晶粒206-5則是資料的目標端。以下將以數個實施例說明在支援不同介面之可複寫式非揮發性記憶體模組206的情況下，本發明之資料傳輸方法的詳細運作方式。
    圖5是根據本發明一範例實施例繪示之記憶體儲存裝置的示意圖。在本範例實施例中，可複寫式非揮發性記憶體模組206與記憶體介面2045係支援反及閘快閃記憶體(NAND Flash)介面。
    請參閱圖5，控制訊號ALE、CLE，以及資料輸入/輸出匯流排206-1為第一記憶體晶粒206-3及第二記憶體晶粒206-5所共用。然而與傳統支援反及閘快閃記憶體介面之記憶體儲存裝置不同的是，在本範例實施例中，第一記憶體晶粒206-3及第二記憶體晶粒206-5各自具有一組讀取訊號及寫入訊號。其中，第一記憶體晶粒206-3對應的是第一讀取訊號RE1及第一寫入訊號WE1，第二記憶體晶粒206-5對應的是第二讀取訊號RE2及第二寫入訊號WE2。
    假設需將第一記憶體晶粒206-3中的資料複製到第二記憶體晶粒206-5，記憶體管理電路2043首先完成分別對第一記憶體晶粒206-3及第二記憶體晶粒206-5下達指令的動作。具體來說，在本範例實施例中假設致能訊號CE1、CE2均為低準位作動(low active)訊號，記憶體管理電路2043先讓致能訊號CE1處於低準位(low level，即enable state)來致能第一記憶體晶粒206-3，並透過資料輸入/輸出匯流排206-1對第一記憶體晶粒206-3下達讀取指令。待讀取指令傳送完畢，記憶體管理電路2043令致能訊號CE1處於高準位(high level，即disable state)來暫時禁能第一記憶體晶粒206-3，並且令致能訊號CE2處於低準位來致能第二記憶體晶粒206-5，接著再透過資料輸入/輸出匯流排206-1對第二記憶體晶粒206-5下達寫入指令。在下達指令的期間，控制訊號ALE是處於低準位且控制訊號CLE是處於高準位。基此，第一記憶體晶粒206-3及第二記憶體晶粒206-5便能根據控制訊號ALE、CLE的狀態來辨識目前在資料輸入/輸出匯流排206-1上的是指令而非資料。
    在第一記憶體晶粒206-3及第二記憶體晶粒206-5分別收到讀取及寫入指令且都離開忙碌狀態後，記憶體管理電路2043藉由第一記憶體晶粒206-3及第二記憶體晶粒206-5所各自對應的讀取及寫入訊號，在第一記憶體晶粒206-3的資料被傳送到資料輸入/輸出匯流排206-1時，令資料同步寫入第二記憶體晶粒206-5。
    以下將以圖6說明第一記憶體晶粒206-3及第二記憶體晶粒206-5在同時分別執行資料讀取及資料寫入動作的時序。請參閱圖6，為了進行資料傳輸，記憶體管理電路2043會令控制訊號ALE(Address Latch Enable，位址鎖定致能)與CLE(Command Latch Enable，指令鎖定致能)維持在低準位。並且，記憶體管理電路2043使致能訊號CE1與CE2保持在低準位以同時致能第一記憶體晶粒206-3與第二記憶體晶粒206-5。此外，記憶體管理電路2043將第一讀取訊號RE1及第一寫入訊號WE1指派給第一記憶體晶粒206-3並且將第二讀取訊號RE2及第二寫入訊號WE2指派給第二記憶體晶粒206-5，以觸發第一記憶體晶粒206-3與第二記憶體晶粒206-5在同時分別對應讀取指令將資料從第一記憶體晶粒206-3讀出至資料輸入/輸出匯流排206-1上與對應寫入指令將資料從資料輸入/輸出匯流排206-1上寫入至第二記憶體晶粒206-5中。
    詳言之，記憶體管理電路2043同時將維持在第一特定準位之第一寫入訊號WE1及第二讀取訊號RE2個別指派給第一記憶體晶粒206-3以及第二記憶體晶粒206-5。之後，同時將第一讀取訊號RE1及第二寫入訊號WE2個別指派給第一記憶體晶粒206-3以及第二記憶體晶粒206-5，其中第一讀取訊號RE1及第二寫入訊號WE2均為閃控(strobe)訊號，亦即訊號會交替處於第一特定準位與第二特定準位。在本範例實施例中，第一與第二特定準位例如分別是低準位及高準位。
    在記憶體管理電路2043指派上述訊號後，第一記憶體晶粒206-3會在第一讀取訊號RE1的每一第一類時脈邊緣(例如，下降邊緣(falling edge))，根據讀取指令而將其記憶胞中的資料讀出並傳送至資料輸入/輸出匯流排206-1。第二記憶體晶粒206-5則會在第二寫入訊號WE2的每一第二類時脈邊緣(例如，上升邊緣(rising edge))，根據寫入指令來將被傳送至資料輸入/輸出匯流排206-1的資料存入第二記憶體晶粒206-5的暫存區(未繪示，例如是靜態隨機存取記憶體)。
    如圖6所示，第一記憶體晶粒206-3在第一讀取訊號RE1的第一個下降邊緣610將資料Dn傳送至資料輸入/輸出匯流排206-1，而第二記憶體晶粒206-5在第二寫入訊號WE2的第一個上升邊緣620將資料輸入/輸出匯流排206-1上的資料Dn存入暫存區，以此類推。
    如此一來便能在第一記憶體晶粒206-3每次讀出資料的同時將其寫入第二記憶體晶粒206-5的暫存區，由於第一記憶體晶粒206-3將儲存在其中的資料讀出至資料輸入/輸出匯流排206-1上與第二記憶體晶粒206-5將資料從資料輸入/輸出匯流排206-1上寫入其暫存區中的時間可以重疊，因此能提升記憶體儲存裝置200的處理效能。
    圖7是根據本發明另一範例實施例繪示之記憶體儲存裝置的示意圖。在本範例實施例中，可複寫式非揮發性記憶體模組206與記憶體介面2045係支援開放式反及閘快閃記憶體介面(Open NAND Flash Interface，ONFI)。在傳統的開放式反及閘快閃記憶體介面架構下，串接在相同資料輸入/輸出匯流排的所有記憶體晶粒都必須共用同一組讀寫訊號及資料選通(Data Queue Strobe，DQS)訊號，但由於讀寫訊號的狀態在記憶體晶粒進行資料讀取動作與資料寫入動作時並不相同，因此為了讓資料讀取與資料寫入的時間能重疊，如圖7所示，在本範例實施例中，串接在相同資料輸入/輸出匯流排206-1的第一記憶體晶粒206-3與第二記憶體晶粒206-5個別具有一組讀寫訊號及資料選通訊號。詳言之，讀寫訊號W/R1及資料選通訊號DQS1是對應第一記憶體晶粒206-3，而讀寫訊號W/R2及資料選通訊號DQS2則是對應第二記憶體晶粒206-5。而控制訊號ALE、CLE以及時脈訊號CLK則與傳統架構相同，仍為第一記憶體晶粒206-3與第二記憶體晶粒206-5所共用。
    在要將第一記憶體晶粒206-3中的資料複製到第二記憶體晶粒206-5時，記憶體管理電路2043會先後對第一記憶體晶粒206-3及第二記憶體晶粒206-5下達讀取指令以及寫入指令。由於下達指令的方式與前述範例實施例相同或相似，故在此不再贅述。
    待第一記憶體晶粒206-3及第二記憶體晶粒206-5已收到指令並離開忙碌狀態而準備要開始進行資料傳輸動作時，如圖8所示，記憶體管理電路2043將致能訊號CE1與CE2保持在低準位以同時致能第一記憶體晶粒206-3與第二記憶體晶粒206-5，並指派第一讀寫訊號W/R1及第一資料選通訊號DQS1給第一記憶體晶粒206-3且指派第二讀寫訊號W/R2及第二資料選通訊號DQS2給第二記憶體晶粒206-5，從而觸發第一記憶體晶粒206-3與第二記憶體晶粒206-5在同時分別對應讀取指令來將資料從第一記憶體晶粒206-3讀出至資料輸入/輸出匯流排206-1上與對應寫入指令將資料從資料輸入/輸出匯流排206-1上寫入至第二記憶體晶粒206-5中。
    由於控制訊號ALE、CLE以及時脈訊號CLK的作動與傳統支援開放式反及閘快閃記憶體介面的記憶體儲存裝置相同或相似，故在此不再贅述。以下僅針對第一讀寫訊號W/R1、第一資料選通訊號DQS1、第二讀寫訊號W/R2以及第二資料選通訊號DQS2的作動來進行說明。
    詳言之，記憶體管理電路2043同時將維持在第一特定準位(例如，低準位)的第一讀寫訊號係W/R1以及維持在第二特定準位(例如，高準位)的第二讀寫訊號W/R2分別指派給第一記憶體晶粒206-3與第二記憶體晶粒206-5。其中，第一記憶體晶粒206-3可根據維持在第一特定準位的第一讀寫訊號W/R1判斷接下來要準備進行的是資料讀取動作(即，將資料讀出至資料輸入/輸出匯流排206-1上)，而第二記憶體晶粒206-5可根據維持在第二特定準位的第二讀寫訊號W/R2判斷接下來要準備進行的是資料寫入動作(即，將資料輸入/輸出匯流排206-1上的資料寫入其暫存區中)。
    爾後，記憶體管理電路2043先將第一資料選通訊號DQS1指派給第一記憶體晶粒206-3。接著再將第二資料選通訊號DQS2指派給第二記憶體晶粒206-5。其中，記憶體管理電路2043所指派的第一資料選通訊號DQS1及第二資料選通訊號DQS2均為閃控訊號，亦即訊號會交替處於第一特定準位與第二特定準位。
    如圖8所示，第一記憶體晶粒206-3在第一資料選通訊號DQS1的每一時脈邊緣(包括上升與下降邊緣)，根據讀取指令而將其記憶胞中的資料讀出並傳送至資料輸入/輸出匯流排206-1。第二記憶體晶粒206-5則會在第二資料選通訊號DQS2的各時脈邊緣(包括上升與下降邊緣)，根據寫入指令來將被傳送至資料輸入/輸出匯流排206-1的資料存入第二記憶體晶粒206-5的暫存區。
    舉例來說，第一記憶體晶粒206-3在第一資料選通訊號DQS1的第一個上升邊緣810將資料Dn傳送至資料輸入/輸出匯流排206-1，而第二記憶體晶粒206-5在第二資料選通訊號DQS2的第一個上升邊緣820將資料輸入/輸出匯流排206-1上的資料Dn存入暫存區。並且，第一記憶體晶粒206-3在第一資料選通訊號DQS1的第一個下降邊緣830將資料Dn+1傳送至資料輸入/輸出匯流排206-1，而第二記憶體晶粒206-5在第二資料選通訊號DQS2的第一個下降邊緣840將資料輸入/輸出匯流排206-1上的資料Dn+1存入暫存區，以此類推。
    圖9是根據本發明又一範例實施例繪示之記憶體儲存裝置的示意圖。在本範例實施例中，可複寫式非揮發性記憶體模組206與記憶體介面2045屬於切換式反及閘快閃記憶體(Toggle NAND Flash)介面。在傳統支援切換式反及閘快閃記憶體介面的架構下，串接在相同資料輸入/輸出匯流排的所有記憶體晶粒需共用同一組讀取訊號、寫入訊號以及資料選通訊號。但由於讀取訊號的狀態在記憶體晶粒進行資料的讀取和寫入動作時並不相同，因此為了重疊資料讀取與寫入的時間，如圖9所示，在本範例實施例中第一記憶體晶粒206-3與第二記憶體晶粒206-5個別具有一組讀取訊號及資料選通訊號。其中，讀取訊號RE1及資料選通訊號DQS1是對應第一記憶體晶粒206-3，而讀取訊號RE2及資料選通訊號DQS2則是對應第二記憶體晶粒206-5。
    而由於無論記憶體晶粒要進行資料讀取或寫入動作，寫入訊號WE都會處於相同狀態，因此寫入訊號WE可為第一記憶體晶粒206-3與第二記憶體晶粒206-5所共用。此外，第一記憶體晶粒206-3與第二記憶體晶粒206-5也會共用控制訊號ALE、CLE。
    在要將第一記憶體晶粒206-3中的資料複製到第二記憶體晶粒206-5時，記憶體管理電路2043會先後對第一記憶體晶粒206-3及第二記憶體晶粒206-5下達讀取指令以及寫入指令。由於下達指令的方式與前述範例實施例相同或相似，故在此不再贅述。
    待第一記憶體晶粒206-3及第二記憶體晶粒206-5已接收指令並離開忙碌狀態而準備要開始進行資料傳輸動作時，如圖10所示，記憶體管理電路2043將致能訊號CE1與CE2保持在低準位以同時致能第一記憶體晶粒206-3與第二記憶體晶粒206-5。並且，記憶體管理電路2043指派同一寫入訊號WE給第一記憶體晶粒206-3及第二記憶體晶粒206-5，且指派第一讀取訊號RE1及第一資料選通訊號DQS1給第一記憶體晶粒206-3，以及指派第二讀取訊號RE2及第二資料選通訊號DQS2給第二記憶體晶粒206-5，從而觸發第一記憶體晶粒206-3與第二記憶體晶粒206-5在同時分別對應讀取指令而將資料從第一記憶體晶粒206-3讀出至資料輸入/輸出匯流排206-1上與對應寫入指令而將資料從資料輸入/輸出匯流排206-1上寫入至第二記憶體晶粒206-5中。
    由於控制訊號ALE、CLE的作動與傳統支援切換式反及閘快閃記憶體介面的記憶體儲存裝置相同或相似，故在此不再贅述。以下僅針對寫入訊號WE、第一讀取訊號RE1、第一資料選通訊號DQS1、第二讀取訊號RE2以及第二資料選通訊號DQS2的作動來進行說明。
    具體而言，記憶體管理電路2043首先將維持在第一特定準位(例如，低準位)的第二讀取訊號RE2指派給第二記憶體晶粒206-5。之後，將維持在第二特定準位(例如，高準位)的寫入訊號WE同時指派給第一記憶體晶粒206-3及第二記憶體晶粒206-5。接下來，依序將第一讀取訊號RE1指派給第一記憶體晶粒206-3、將第一資料選通訊號DQS1指派給第一記憶體晶粒206-3，以及將第二資料選通訊號DQS2指派給第二記憶體晶粒206-5。其中，記憶體管理電路2043所指派的第一讀取訊號RE1、第一資料選通訊號DQS1以及第二資料選通訊號DQS2均會交替處於第一特定準位與第二特定準位。
    如圖10所示，第一記憶體晶粒206-3在第一資料選通訊號DQS1的每一時脈邊緣(包括上升以及下降邊緣)，根據讀取指令而將資料讀出並傳送至資料輸入/輸出匯流排206-1。第二記憶體晶粒206-5則在第二資料選通訊號DQS2的各時脈邊緣(包括上升以及下降邊緣)，根據寫入指令將被傳送至資料輸入/輸出匯流排206-1的資料存入第二記憶體晶粒206-5的暫存區。舉例來說，第一記憶體晶粒206-3在第一資料選通訊號DQS1的第一個上升邊緣1010將資料Dn讀出並傳送至資料輸入/輸出匯流排206-1，而第二記憶體晶粒206-5在第二資料選通訊號DQS2的第一個上升邊緣1020將資料輸入/輸出匯流排206-1上的資料Dn存入暫存區。並且，第一記憶體晶粒206-3在第一資料選通訊號DQS1的第一個下降邊緣1030將資料Dn+1傳送至資料輸入/輸出匯流排206-1，而第二記憶體晶粒206-5在第二資料選通訊號DQS2的第一個下降邊緣1040將資料輸入/輸出匯流排206-1上的資料Dn+1存入暫存區，以此類推。
    同時參照圖6、8、10可以發現，對於支援反及閘快閃記憶體介面的記憶體儲存裝置來說，由於第一記憶體晶粒206-3只會在其讀取訊號的下降邊緣讀出資料而第二記憶體晶粒206-5只會在其寫入訊號的上升邊緣將資料寫入暫存區，因此每一訊號週期只能完成一次資料傳輸動作。而對於支援開放式反及閘快閃記憶體介面或切換式反及閘快閃記憶體介面的記憶體儲存裝置來說，由於第一記憶體晶粒206-3以及第二記憶體晶粒206-5在資料選通訊號的上升與下降邊緣都會進行資料傳輸的動作，因此每一訊號週期可完成兩次資料傳輸動作。因此，相較於支援反及閘快閃記憶體介面的記憶體儲存裝置，支援開放式反及閘快閃記憶體介面或切換式反及閘快閃記憶體介面的記憶體儲存裝置能提供較快的資料傳輸速度。
    在上述範例實施例中，當第一記憶體晶粒206-3將其中的資料讀出並傳送至資料輸入/輸出匯流排206-1(亦即，在執行資料讀取動作)時，資料輸入/輸出匯流排206-1上的資料除了會被傳送至第二記憶體晶粒206-5的暫存區之外，亦會被傳送至記憶體控制器204以進行錯誤檢查與校正程序。然由於錯誤檢查與校正程序必須針對完整的資料作檢查才能確定是否有誤，因此記憶體控制器204會不斷地接收第一記憶體晶粒206-3傳送至資料輸入/輸出匯流排206-1的資料，並將其暫存在緩衝記憶體3002。當對應讀取指令的完整資料已被完全暫存在緩衝記憶體3002，錯誤檢查與校正電路3004便會對上述完整資料執行錯誤檢查與校正程序。
    若錯誤檢查與校正電路3004判斷沒有發生資料錯誤，則記憶體管理電路2043會對第二記憶體晶粒206-5下達程式化(program)指令，以命令第二記憶體晶粒206-5直接將目前已暫存在第二記憶體晶粒206-5之暫存區中的完整資料寫入第二記憶體晶粒206-5的實體頁面(即，寫入記憶胞)。
    若錯誤檢查與校正電路3004判斷有發生資料錯誤，由於對應讀取指令的完整資料目前是被暫存在暫存區而尚未被真正寫入第二記憶體晶粒206-5的記憶胞，故仍可以被修正。因此，記憶體管理電路2043會對第二記憶體晶粒206-5下達一特定指令來對暫存在第二記憶體晶粒206-5之暫存區中的完整資料進行局部修正或更新。待修正或更新完成後，記憶體管理電路2043再下達程式化指令以命令第二記憶體晶粒206-5將經過修正的完整資料寫入第二記憶體晶粒2065的實體頁面。
    圖11是根據本發明一範例實施例繪示之資料傳輸方法的時序圖。請參閱圖11，在第一記憶體晶粒206-3及第二記憶體晶粒206-5先後接收到讀取指令與寫入指令之後，便可在同時(如時間點t1)分別開始進行資料讀取動作與資料寫入動作。如圖11所示，在時間點t1到時間點t2之間，第一記憶體晶粒206-3會將資料從第一記憶體晶粒206-3讀出並傳輸到資料輸入/輸出匯流排206-1上，並且，第二記憶體晶粒206-5會將資料輸入/輸出匯流排206-1上的資料寫入第二記憶體晶粒206-5。也就是說，資料從第一記憶體晶粒206-3讀出而被傳送至資料輸入/輸出匯流排206-1上的時間與資料從資料輸入/輸出匯流排206-1被寫入至第二記憶體晶粒206-5的時間是重疊的。之後若有必要(錯誤檢查與校正電路3004判斷有資料錯誤)再對第二記憶體晶粒206-5之暫存區中的資料作修正(時間點t2到時間點t3之間為修正資料的時間)。修正完成後，第二記憶體晶粒206-5接收程式化指令(時間點t3到時間點t4之間為接收程式化指令的時間)，最後如時間點t4到時間點t5所示，第二記憶體晶粒206-5將資料寫入其實體頁面中。
    如圖11所示，由於資料讀取動作與資料寫入動作的執行時間可以重疊，且即便在需要修正資料的情況下，修正資料的時間也遠小於資料讀取動作與資料寫入動作的執行時間，因此相較於傳統架構，本發明能大幅增加資料傳輸的效率。
    圖12是根據本發明一範例實施例繪示之資料傳輸方法的流程圖。在本範例實施例中，假設要將第一記憶體晶粒206-3中的資料複製到第二記憶體晶粒206-5。
    請參閱圖12，首先如步驟S1210所示，由記憶體控制器204先將讀取指令傳送至可複寫式非揮發性記憶體模組206中的第一記憶體晶粒206-3，爾後將寫入指令傳送至可複寫式非揮發性記憶體模組206中的第二記憶體晶粒206-5。
    接著如步驟S1220所示，由記憶體控制器204控制第一記憶體晶粒206-3與第二記憶體晶粒206-5在同時分別執行對應讀取指令將資料從第一記憶體晶粒206-3讀出至資料輸入/輸出匯流排206-1上(簡稱為資料讀取動作)與對應寫入指令將資料從資料輸入/輸出匯流排206-1上寫入至第二記憶體晶粒206-5的暫存區中(簡稱為資料寫入動作)。
    值得一提的是，在其他範例實施例中，倘若串接在同一資料輸入/輸出匯流排上的記憶體晶粒數量較多，亦可將記憶體晶粒分組再實行圖12所示之資料傳輸方法的各步驟。舉例來說，倘若在同一資料輸入/輸出匯流排上串接了8個記憶體晶粒，例如可將8個記憶體晶粒平均分為兩組或四組，並且對每一組記憶體晶粒個別指派一組訊號(訊號種類隨著記憶體介面而有所不同)。亦即，屬於同一組的所有記憶體晶粒會使用相同一組訊號，而不同組的記憶體晶粒則使用不同組的訊號。如此一來當不同組的記憶體晶粒之間需要傳輸資料時，便能以圖12所示之流程在同時進行資料讀取動作及資料寫入動作來提升效率。
    必須說明的是，在上述範例實施例中雖然是以支援反及閘快閃記憶體介面、支援開放式反及閘快閃記憶體介面，以及切換式反及閘快閃記憶體介面的記憶體儲存裝置為例來對本發明進行說明，然而本發明並不對記憶體儲存裝置所支援的記憶體介面種類加以限制。在其他具有相同或相似特性的記憶體儲存裝置中，只要可複寫式非揮發性記憶體模組的架構符合在同一資料輸入/輸出匯流排上串接兩個以上的記憶體晶粒，均可利用前述範例實施例所示之方式，針對串接在相同資料輸入/輸出匯流排的不同記憶體晶粒給予各自對應的一組訊號來達到在同一時間有一記憶體晶粒執行資料讀取動作，而另一記憶體晶粒執行資料寫入動作的目的。
    綜上所述，本發明所述之資料傳輸方法、記憶體控制器以及記憶體儲存裝置是針對在同一資料輸入/輸出匯流排上串接有數個記憶體晶粒的架構，而可以有兩個記憶體晶粒在同一時間分別進行資料的讀取與寫入動作。據此，能改善串接在相同資料輸入/輸出匯流排的兩記憶體晶粒之間進行資料傳輸的速度，而達到提升效能的目的。
    雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
    100．．．固態硬碟
    1100．．．記憶體控制器
    1105．．．緩衝記憶體
    CH1、CH2、CHN．．．通道
    ALE1、CLE1、ALEN、CLEN、ALE、CLE．．．控制訊號
    RE1、REN、RE2．．．讀取訊號
    WE1、WEN、WE2、WE．．．寫入訊號
    D1、DN．．．資料輸入/輸出匯流排
    CE1、CE2、CEM．．．致能訊號
    F1-1、F1-2、F1-M、FN-1、FN-2、FN-M．．．記憶體晶粒
    2000．．．主機系統
    2100．．．電腦
    2102．．．微處理器
    2104．．．隨機存取記憶體
    2106．．．輸入/輸出裝置
    2108．．．系統匯流排
    2110．．．資料傳輸介面
    2202．．．滑鼠
    2204．．．鍵盤
    2206．．．顯示器
    2208．．．印表機
    2212．．．隨身碟
    2214．．．記憶卡
    2216．．．固態硬碟
    2310．．．數位相機
    2312．．．SD卡
    2314．．．MMC卡
    2316．．．記憶棒
    2318．．．CF卡
    2320．．．嵌入式儲存裝置
    200．．．記憶體儲存裝置
    202．．．連接器
    204．．．記憶體控制器
    206．．．可複寫式非揮發性記憶體模組
    206-1．．．資料輸入/輸出匯流排
    206-3．．．第一記憶體晶粒
    206-5．．．第二記憶體晶粒
    2041．．．主機系統介面
    2043．．．記憶體管理電路
    2045．．．記憶體介面
    3002．．．緩衝記憶體
    3004．．．錯誤檢查與校正電路
    3006．．．電源管理電路
    CLK．．．時脈訊號
    610、830、840、1030、1040．．．下降邊緣
    620、810、820、1010、1020．．．上升邊緣
    Dn、Dn+1、Dn+2、Dn+3、Dn+4、Dn+5．．．資料
    W/R1、W/R2．．．讀寫訊號
    DQS1、DQS2．．．資料選通訊號
    t1、t2、t3、t4、t5．．．時間點
    S1210～S1220．．．本發明之一實施例所述之資料傳輸方法的各步驟
    圖1是習知之支援反及閘快閃記憶體介面的固態硬碟的內部示意圖。
    圖2A是根據本發明一範例實施例繪示之使用記憶體儲存裝置的主機系統的示意圖。
    圖2B是根據本發明範例實施例所繪示的電腦、輸入/輸出裝置與記憶體儲存裝置的示意圖。
    圖2C是根據本發明另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。
    圖3是繪示圖2A所示的記憶體儲存裝置的概要方塊圖。
    圖4是根據本發明一範例實施例繪示之記憶體控制器的概要方塊圖。
    圖5是根據本發明一範例實施例繪示之記憶體儲存裝置的示意圖。
    圖6是根據本發明一範例實施例繪示之第一及第二記憶體晶粒在同時分別執行資料讀取及資料寫入動作的時序圖。
    圖7是根據本發明另一範例實施例繪示之記憶體儲存裝置的示意圖。
    圖8是根據本發明另一範例實施例繪示之第一及第二記憶體晶粒在同時分別執行資料讀取及資料寫入動作的時序圖。
    圖9是根據本發明又一範例實施例繪示之記憶體儲存裝置的示意圖。
    圖10是根據本發明又一範例實施例繪示之第一及第二記憶體晶粒在同時分別執行資料讀取及資料寫入動作的時序圖。
    圖11是根據本發明一範例實施例繪示之資料傳輸方法的時序圖。
    圖12是根據本發明一範例實施例繪示之資料傳輸方法的流程圖。
    S1210～S1220．．．本發明之一實施例所述之資料傳輸方法的各步驟
    权利要求:
    Claims (27)
    [1] 一種資料傳輸方法，用於具有一可複寫式非揮發性記憶體模組的一記憶體儲存裝置，其中該可複寫式非揮發性記憶體模組包括至少一第一記憶體晶粒與至少一第二記憶體晶粒，且該至少一第一記憶體晶粒與該至少一第二記憶體晶粒藉由同一資料輸入/輸出匯流排耦接至該記憶體儲存裝置的一記憶體控制器，該方法包括：由該記憶體控制器先後透過該資料輸入/輸出匯流排將一讀取指令傳送至該至少一第一記憶體晶粒以及將一寫入指令傳送至該至少一第二記憶體晶粒；以及由該記憶體控制器控制該至少一第一記憶體晶粒與該至少一第二記憶體晶粒在同時分別執行對應該讀取指令將一資料從該至少一第一記憶體晶粒讀出至該資料輸入/輸出匯流排上與對應該寫入指令將該資料從該資料輸入/輸出匯流排上寫入至該至少一第二記憶體晶粒中。
    [2] 如申請專利範圍第1項所述之資料傳輸方法，其中由該記憶體控制器控制該至少一第一記憶體晶粒與該至少一第二記憶體晶粒在同時分別將該資料從該至少一第一記憶體晶粒讀出至該資料輸入/輸出匯流排上與將該資料從該資料輸入/輸出匯流排上寫入至該至少一第二記憶體晶粒中的步驟包括：同時致能該至少一第一記憶體晶粒與該至少一第二記憶體晶粒；以及指派一第一讀取訊號及一第一寫入訊號給該至少一第一記憶體晶粒並指派一第二讀取訊號及一第二寫入訊號給該至少一第二記憶體晶粒，以觸發該至少一第一記憶體晶粒與該至少一第二記憶體晶粒在同時分別將該資料從該至少一第一記憶體晶粒讀出至該資料輸入/輸出匯流排上與將該資料從該資料輸入/輸出匯流排上寫入至該至少一第二記憶體晶粒中。
    [3] 如申請專利範圍第2項所述之資料傳輸方法，其中該第一寫入訊號及該第二讀取訊號均維持在一第一特定準位，且該第一讀取訊號及該第二寫入訊號均交替處於該第一特定準位與一第二特定準位，而觸發該至少一第一記憶體晶粒與該至少一第二記憶體晶粒在同時分別將該資料從該至少一第一記憶體晶粒讀出至該資料輸入/輸出匯流排上與將該資料從該資料輸入/輸出匯流排上寫入至該至少一第二記憶體晶粒中的步驟包括：由該至少一第一記憶體晶粒在該第一讀取訊號的每一第一類時脈邊緣將該資料傳送至該資料輸入/輸出匯流排；以及由該至少一第二記憶體晶粒在該第二寫入訊號的每一第二類時脈邊緣將被傳送至該資料輸入/輸出匯流排的該資料存入該至少一第二記憶體晶粒的一暫存區。
    [4] 如申請專利範圍第1項所述之資料傳輸方法，其中由該記憶體控制器控制該至少一第一記憶體晶粒與該至少一第二記憶體晶粒在同時分別將該資料從該至少一第一記憶體晶粒讀出至該資料輸入/輸出匯流排上與將該資料從該資料輸入/輸出匯流排上寫入至該至少一第二記憶體晶粒中的步驟包括：同時致能該至少一第一記憶體晶粒與該至少一第二記憶體晶粒；以及指派一第一讀寫訊號及一第一資料選通(Data Queue Strobe，DQS)訊號給該至少一第一記憶體晶粒並指派一第二讀寫訊號及一第二資料選通訊號給該至少一第二記憶體晶粒，以觸發該至少一第一記憶體晶粒與該至少一第二記憶體晶粒在同時分別將該資料從該至少一第一記憶體晶粒讀出至該資料輸入/輸出匯流排上與將該資料從該資料輸入/輸出匯流排上寫入至該至少一第二記憶體晶粒中。
    [5] 如申請專利範圍第4項所述之資料傳輸方法，其中該第一讀寫訊號係維持在一第一特定準位、該第二讀寫訊號係維持在一第二特定準位，且該第一資料選通訊號及該第二資料選通訊號均交替處於該第一特定準位與該第二特定準位，而觸發該至少一第一記憶體晶粒與該至少一第二記憶體晶粒在同時分別將該資料從該至少一第一記憶體晶粒讀出至該資料輸入/輸出匯流排上與將該資料從該資料輸入/輸出匯流排上寫入至該至少一第二記憶體晶粒中的步驟包括：由該至少一第一記憶體晶粒在該第一資料選通訊號的每一時脈邊緣將該資料傳送至該資料輸入/輸出匯流排；以及由該至少一第二記憶體晶粒在該第二資料選通訊號的各該時脈邊緣將被傳送至該資料輸入/輸出匯流排的該資料存入該至少一第二記憶體晶粒的一暫存區。
    [6] 如申請專利範圍第1項所述之資料傳輸方法，其中由該記憶體控制器控制該至少一第一記憶體晶粒與該至少一第二記憶體晶粒在同時分別將該資料從該至少一第一記憶體晶粒讀出至該資料輸入/輸出匯流排上與將該資料從該資料輸入/輸出匯流排上寫入至該至少一第二記憶體晶粒中的步驟包括：同時致能該至少一第一記憶體晶粒與該至少一第二記憶體晶粒；以及指派同一寫入訊號給該至少一第一記憶體晶粒及該至少一第二記憶體晶粒，並指派一第一讀取訊號及一第一資料選通訊號給該至少一第一記憶體晶粒，且指派一第二讀取訊號及一第二資料選通訊號給該至少一第二記憶體晶粒，以觸發該至少一第一記憶體晶粒與該至少一第二記憶體晶粒在同時分別將該資料從該至少一第一記憶體晶粒讀出至該資料輸入/輸出匯流排上與將該資料從該資料輸入/輸出匯流排上寫入至該至少一第二記憶體晶粒中。
    [7] 如申請專利範圍第6項所述之資料傳輸方法，其中該寫入訊號係維持在一第二特定準位、該第二讀取訊號係維持在一第一特定準位，且該第一讀取訊號、該第一資料選通訊號以及該第二資料選通訊號均交替處於該第一特定準位與該第二特定準位，而觸發該至少一第一記憶體晶粒與該至少一第二記憶體晶粒在同時分別將該資料從該至少一第一記憶體晶粒讀出至該資料輸入/輸出匯流排上與將該資料從該資料輸入/輸出匯流排上寫入至該至少一第二記憶體晶粒中的步驟包括：由該至少一第一記憶體晶粒在該第一資料選通訊號的每一時脈邊緣將該資料傳送至該資料輸入/輸出匯流排；以及由該至少一第二記憶體晶粒在該第二資料選通訊號的各該時脈邊緣將被傳送至該資料輸入/輸出匯流排的該資料存入該至少一第二記憶體晶粒的一暫存區。
    [8] 如申請專利範圍第1項所述之資料傳輸方法，更包括：由該記憶體控制器不斷接收該至少一第一記憶體晶粒傳送至該資料輸入/輸出匯流排的該資料；以及在完全接收對應該讀取指令的一完整資料後，對該完整資料執行一錯誤檢查與校正程序。
    [9] 如申請專利範圍第8項所述之資料傳輸方法，其中在對該完整資料執行該錯誤檢查與校正程序的步驟之後，該方法更包括：若沒有資料錯誤，則將已暫存在該至少一第二記憶體晶粒之一暫存區中的該完整資料寫入該至少一第二記憶體晶粒的至少一實體頁面；以及若有資料錯誤，則對該至少一第二記憶體晶粒下達一特定指令以修正暫存在該至少一第二記憶體晶粒之該暫存區中的該完整資料，並將修正後的該完整資料寫入該至少一第二記憶體晶粒的該至少一實體頁面。
    [10] 一種記憶體控制器，用於管理一記憶體儲存裝置中的一可複寫式非揮發性記憶體模組，該記憶體控制器包括：一主機系統介面，用以耦接一主機系統；一記憶體介面，用以經由一資料輸入/輸出匯流排耦接該可複寫式非揮發性記憶體模組中的至少一第一記憶體晶粒與至少一第二記憶體晶粒；以及一記憶體管理電路，耦接該主機系統介面以及該記憶體介面，其中該記憶體管理電路先後將一讀取指令傳送至該至少一第一記憶體晶粒以及將一寫入指令傳送至該至少一第二記憶體晶粒，並控制該至少一第一記憶體晶粒與該至少一第二記憶體晶粒在同時分別執行對應該讀取指令將一資料從該至少一第一記憶體晶粒讀出至該資料輸入/輸出匯流排上與對應該寫入指令將該資料從該資料輸入/輸出匯流排上寫入至該至少一第二記憶體晶粒中。
    [11] 如申請專利範圍第10項所述之記憶體控制器，其中該記憶體介面為反及閘快閃記憶體(NAND Flash)介面，該記憶體管理電路同時致能該至少一第一記憶體晶粒與該至少一第二記憶體晶粒，並指派一第一讀取訊號及一第一寫入訊號給該至少一第一記憶體晶粒且指派一第二讀取訊號及一第二寫入訊號給該至少一第二記憶體晶粒，以觸發該至少一第一記憶體晶粒與該至少一第二記憶體晶粒在同時分別將該資料從該至少一第一記憶體晶粒讀出至該資料輸入/輸出匯流排上與將該資料從該資料輸入/輸出匯流排上寫入至該至少一第二記憶體晶粒中。
    [12] 如申請專利範圍第11項所述之記憶體控制器，其中該第一寫入訊號及該第二讀取訊號均維持在一第一特定準位，且該第一讀取訊號及該第二寫入訊號均交替處於該第一特定準位與一第二特定準位，而該至少一第一記憶體晶粒在該第一讀取訊號的每一第一類時脈邊緣將該資料傳送至該資料輸入/輸出匯流排，且該至少一第二記憶體晶粒在該第二寫入訊號的每一第二類時脈邊緣將被傳送至該資料輸入/輸出匯流排的該資料存入該至少一第二記憶體晶粒的一暫存區。
    [13] 如申請專利範圍第10項所述之記憶體控制器，其中該記憶體介面為開放式反及閘快閃記憶體介面(Open NAND Flash Interface，ONFI)，該記憶體管理電路同時致能該至少一第一記憶體晶粒與該至少一第二記憶體晶粒，並指派一第一讀寫訊號及一第一資料選通訊號給該至少一第一記憶體晶粒且指派一第二讀寫訊號及一第二資料選通訊號給該至少一第二記憶體晶粒，以觸發該至少一第一記憶體晶粒與該至少一第二記憶體晶粒在同時分別將該資料從該至少一第一記憶體晶粒讀出至該資料輸入/輸出匯流排上與將該資料從該資料輸入/輸出匯流排上寫入至該至少一第二記憶體晶粒中。
    [14] 如申請專利範圍第13項所述之記憶體控制器，其中該第一讀寫訊號係維持在一第一特定準位、該第二讀寫訊號係維持在一第二特定準位，且該第一資料選通訊號及該第二資料選通訊號均交替處於該第一特定準位與該第二特定準位，而該至少一第一記憶體晶粒在該第一資料選通訊號的每一時脈邊緣將該資料傳送至該資料輸入/輸出匯流排，且該至少一第二記憶體晶粒在該第二資料選通訊號的各該時脈邊緣將被傳送至該資料輸入/輸出匯流排的該資料存入該至少一第二記憶體晶粒的一暫存區。
    [15] 如申請專利範圍第10項所述之記憶體控制器，其中該記憶體介面為切換式反及閘快閃記憶體(Toggle NAND Flash)介面，該記憶體管理電路同時致能該至少一第一記憶體晶粒與該至少一第二記憶體晶粒，並指派同一寫入訊號給該至少一第一記憶體晶粒及該至少一第二記憶體晶粒，且指派一第一讀取訊號及一第一資料選通訊號給該至少一第一記憶體晶粒，以及指派一第二讀取訊號及一第二資料選通訊號給該至少一第二記憶體晶粒，以觸發該至少一第一記憶體晶粒與該至少一第二記憶體晶粒在同時分別將該資料從該至少一第一記憶體晶粒讀出至該資料輸入/輸出匯流排上與將該資料從該資料輸入/輸出匯流排上寫入至該至少一第二記憶體晶粒中。
    [16] 如申請專利範圍第15項所述之記憶體控制器，其中該寫入訊號係維持在一第二特定準位、該第二讀取訊號係維持在一第一特定準位，且該第一讀取訊號、該第一資料選通訊號以及該第二資料選通訊號均交替處於該第一特定準位與該第二特定準位，而該至少一第一記憶體晶粒在該第一資料選通訊號的每一時脈邊緣將該資料傳送至該資料輸入/輸出匯流排，且該至少一第二記憶體晶粒在該第二資料選通訊號的各該時脈邊緣將被傳送至該資料輸入/輸出匯流排的該資料存入該至少一第二記憶體晶粒的一暫存區。
    [17] 如申請專利範圍第10項所述之記憶體控制器，更包括：一錯誤檢查與校正電路，耦接該記憶體管理電路；以及一緩衝記憶體，耦接該記憶體管理電路，其中該緩衝記憶體不斷接收該至少一第一記憶體晶粒傳送至該資料輸入/輸出匯流排的該資料，且該錯誤檢查與校正電路在該緩衝記憶體完全接收對應該讀取指令的一完整資料後，對該完整資料執行一錯誤檢查與校正程序。
    [18] 如申請專利範圍第17項所述之記憶體控制器，其中若該錯誤檢查與校正電路判斷沒有資料錯誤，則該記憶體管理電路命令該至少一第二記憶體晶粒將已暫存在該至少一第二記憶體晶粒之一暫存區中的該完整資料寫入該至少一第二記憶體晶粒的至少一實體頁面；以及若該錯誤檢查與校正電路判斷有資料錯誤，則該記憶體管理電路對該至少一第二記憶體晶粒下達一特定指令以修正暫存在該至少一第二記憶體晶粒之該暫存區中的該完整資料，並命令該至少一第二記憶體晶粒將修正後的該完整資料寫入該至少一第二記憶體晶粒的該至少一實體頁面。
    [19] 一種記憶體儲存裝置，包括：一可複寫式非揮發性記憶體模組，包括至少一第一記憶體晶粒與至少一第二記憶體晶粒；一連接器，用以耦接一主機系統；以及一記憶體控制器，耦接至該連接器，並藉由同一資料輸入/輸出匯流排耦接至該至少一第一記憶體晶粒與該至少一第二記憶體晶粒，其中該記憶體控制器先後將一讀取指令傳送至該至少一第一記憶體晶粒以及將一寫入指令傳送至該至少一第二記憶體晶粒，並控制該至少一第一記憶體晶粒與該至少一第二記憶體晶粒在同時分別執行對應該讀取指令將一資料從該至少一第一記憶體晶粒讀出至該資料輸入/輸出匯流排上與對應該寫入指令將該資料從該資料輸入/輸出匯流排上寫入至該至少一第二記憶體晶粒中。
    [20] 如申請專利範圍第19項所述之記憶體儲存裝置，其中該可複寫式非揮發性記憶體模組係支援反及閘快閃記憶體介面，而該記憶體控制器同時致能該至少一第一記憶體晶粒與該至少一第二記憶體晶粒，並指派一第一讀取訊號及一第一寫入訊號給該至少一第一記憶體晶粒且指派一第二讀取訊號及一第二寫入訊號給該至少一第二記憶體晶粒，以觸發該至少一第一記憶體晶粒與該至少一第二記憶體晶粒在同時分別將該資料從該至少一第一記憶體晶粒讀出至該資料輸入/輸出匯流排上與將該資料從該資料輸入/輸出匯流排上寫入至該至少一第二記憶體晶粒中。
    [21] 如申請專利範圍第20項所述之記憶體儲存裝置，其中該第一寫入訊號及該第二讀取訊號均維持在一第一特定準位，且該第一讀取訊號及該第二寫入訊號均交替處於該第一特定準位與一第二特定準位，而該至少一第一記憶體晶粒在該第一讀取訊號的每一第一類時脈邊緣將該資料傳送至該資料輸入/輸出匯流排，且該至少一第二記憶體晶粒在該第二寫入訊號的每一第二類時脈邊緣將被傳送至該資料輸入/輸出匯流排的該資料存入該至少一第二記憶體晶粒的一暫存區。
    [22] 如申請專利範圍第19項所述之記憶體儲存裝置，其中該可複寫式非揮發性記憶體模組係支援開放式反及閘快閃記憶體介面，而該記憶體控制器同時致能該至少一第一記憶體晶粒與該至少一第二記憶體晶粒，並指派一第一讀寫訊號及一第一資料選通訊號給該至少一第一記憶體晶粒且指派一第二讀寫訊號及一第二資料選通訊號給該至少一第二記憶體晶粒，以觸發該至少一第一記憶體晶粒與該至少一第二記憶體晶粒在同時分別將該資料從該至少一第一記憶體晶粒讀出至該資料輸入/輸出匯流排上與將該資料從該資料輸入/輸出匯流排上寫入至該至少一第二記憶體晶粒中。
    [23] 如申請專利範圍第22項所述之記憶體儲存裝置，其中該第一讀寫訊號係維持在一第一特定準位、該第二讀寫訊號係維持在一第二特定準位，且該第一資料選通訊號及該第二資料選通訊號均交替處於該第一特定準位與該第二特定準位，而該至少一第一記憶體晶粒在該第一資料選通訊號的每一時脈邊緣將該資料傳送至該資料輸入/輸出匯流排，且該至少一第二記憶體晶粒在該第二資料選通訊號的各該時脈邊緣將被傳送至該資料輸入/輸出匯流排的該資料存入該至少一第二記憶體晶粒的一暫存區。
    [24] 如申請專利範圍第19項所述之記憶體儲存裝置，其中該可複寫式非揮發性記憶體模組係支援切換式反及閘快閃記憶體介面，該記憶體控制器同時致能該至少一第一記憶體晶粒與該至少一第二記憶體晶粒，並指派同一寫入訊號給該至少一第一記憶體晶粒及該至少一第二記憶體晶粒，且指派一第一讀取訊號及一第一資料選通訊號給該至少一第一記憶體晶粒，以及指派一第二讀取訊號及一第二資料選通訊號給該至少一第二記憶體晶粒，以觸發該至少一第一記憶體晶粒與該至少一第二記憶體晶粒在同時分別將該資料從該至少一第一記憶體晶粒讀出至該資料輸入/輸出匯流排上與將該資料從該資料輸入/輸出匯流排上寫入至該至少一第二記憶體晶粒中。
    [25] 如申請專利範圍第24項所述之記憶體儲存裝置，其中該寫入訊號係維持在一第二特定準位、該第二讀取訊號係維持在一第一特定準位，且該第一讀取訊號、該第一資料選通訊號以及該第二資料選通訊號均交替處於該第一特定準位與該第二特定準位，而該至少一第一記憶體晶粒在該第一資料選通訊號的每一時脈邊緣將該資料傳送至該資料輸入/輸出匯流排，且該至少一第二記憶體晶粒在該第二資料選通訊號的各該時脈邊緣將被傳送至該資料輸入/輸出匯流排的該資料存入該至少一第二記憶體晶粒的一暫存區。
    [26] 如申請專利範圍第19項所述之記憶體儲存裝置，其中該記憶體控制器不斷接收該至少一第一記憶體晶粒傳送至該資料輸入/輸出匯流排的該資料，並在完全接收對應該讀取指令的一完整資料後，對該完整資料執行一錯誤檢查與校正程序。
    [27] 如申請專利範圍第26項所述之記憶體儲存裝置，其中在執行該錯誤檢查與校正程序後，若沒有資料錯誤，該記憶體控制器命令該至少一第二記憶體晶粒將已暫存在該至少一第二記憶體晶粒之一暫存區中的該完整資料寫入該至少一第二記憶體晶粒的至少一實體頁面，而若有資料錯誤，該記憶體控制器對該至少一第二記憶體晶粒下達一特定指令以修正暫存在該至少一第二記憶體晶粒之該暫存區中的該完整資料，並命令該至少一第二記憶體晶粒將修正後的該完整資料寫入該至少一第二記憶體晶粒的該至少一實體頁面。
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